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形考作业2（形考占比20%）
试卷总分:100 得分:100
一、单选题（每小题4分，共48分）
1.由组合逻辑电路的功用特色可知，恣意时间电路的输出(? ? )。
A.仅取决于该时间的输入状况
B.仅取决于电路曩昔的输出状况
C.与该时间输入状况和电路曩昔的输出状况均有关
2.下列消除竞赛冒险的方法中，(??? )是错的。
A.在逻辑设计时添加冗余项
B.接入滤波电容
C.引进时钟脉冲
3.普通二进制编码器的输入变量中，任何时间(? ? )。
A.均可多个被编对象有输入，它们一起断定编码成果
B.均可多个被编对象有输入，但只对优先等级最高的进行编码
C.仅有一个被编对象有输入，其他均没有输入
4.三位同学按“少量遵守大都”准则设计表决器逻辑电路，下列电路中（??? ）是错误的。
{图}
A.图（a）
B.图（b）
C.图（c）
5.下列三个逻辑电路框图中，（??? ）是译码器。
{图}
A.图a
B.图b
C.图c
6.16选1数据挑选器大概有(??? )个数据输入端。
A.4
B.8
C.16
7.由时序逻辑电路的功用特色可知，恣意时间触发器电路的输出状况(??? )。
A.仅取决于电路的输入信号
B.仅取决于如今的输出状况
C.不只取决于输入信号，还与输入信号效果前的现态有关
8.主从触发器在每个CP脉冲周期，(??? )。
A.主触发器和从触发器的输出状况都只能改动一次
B.主触发器的输出状况能够改动屡次，但从触发器只能改动一次
C.主触发器只能改动一次，但从触发器的输出状况能够改动屡次
9.由RS触发器的真值表可知，它的状况方程和束缚条件是（??? ）。
?R ?S ?{图}
0
0
?{图}
0
1
1
1
0
0
1
1
不答应
A.{图}
B.{图}
C.{图}
10.为了把串行输入的数据变换成并行输出的数据，能够运用(??? )。
A.计数器
B.移位存放器
C.数据挑选器
11.与同步时序电路比较，异步时序电路的首要缺陷是(??? )。
A.抗搅扰才能差
B.功耗大
C.速度慢
12.N个触发器能够构成最大计数长度为(??? )的计数器。
A.?N
B.N2
C.2N
二、判别题（每小题4分，共32分）
13.组合逻辑电路契合逻辑关系的最简电路方式不会发作竞赛冒险表象。(??? )
14.多位数值对比器在对比两个多位数的巨细时，遵从先低位对比后高位的对比准则，只要在低位持平时，才需求对比高位。
15.CMOS结构的组合逻辑越来越多被选用，是由于CMOS电路耗电量低。（??? ）
16.若系统中既稀有字电路也有模仿电路，打印电路板应别离设置接地线再兼并接地。（??? ）
17.触发器尽管也是由门电路构成，但它与组合逻辑电路不一样，具有逻辑状况的回忆功用。(??? )
18.将主从JK触发器的J和K端都接低电平，则在时钟脉冲CP的效果下特性方程应为。{图}（??? ）
19.当D触发器的现态{图}时，为使每个CP脉冲该触发器翻转一次，D端应接至{图}。（??? ）
20.由M进制集成计数器构成N进制计数器，当M＜N时一般选用清零法或置位法，当M＞N时则合适选用级联法。（??? ）
三、归纳题（包括5道单选题，每小题4分，共20分）
已知图2-3所示组合逻辑电路的输入信号ABCD为1位十进制8421BCD码，剖析电路并鄙人列选项中挑选正确答案填入空内。
21.（1）该电路最简与或方式的逻辑表达式是（??? ）。
A.{图}
B.{图}
C.{图}
22.（2）经剖析，该电路具有（? ? ）功用。
A.表决
B.单、双数判别
C.四舍五入
23.剖析图2-4所示电路的逻辑功用。鄙人列选项中挑选正确答案填入空内。
{图}
（1）该电路运用的触发器是（? ? ）。
A.降低沿触发的边缘JK触发器
B.上升沿触发的边缘JK触发器
C.主从JK触发器
24.（2）剖析可知，该电路为（? ? ）。
{图}
A.状况图如图2-5（a）所示，不能自发动五进制同步计数器，
B.状况图如图2-5（b）所示，能自发动五进制同步计数器，
C.状况图如图2-5（c）所示，能自发动六进制同步计数器，
25.（3）在CP脉冲的效果下，该电路时序图为（? ? ）。
{图}
A.图2-6（a）
B.图2-6（b）
C.图2-6（c） |
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发表于 2024-9-8 16:16:23
